华为更新韬定律论文，首次详细公开逻辑折叠工艺参数

发布时间：2026-07-17 08:50:39 来源：安智兰德资讯网 作者：百科

记者 郑晨烨

7月3日，更新华为公司董事、韬定半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv更新了韬（τ）定律论文，律论正式公布V2版本。文首此举距离她于5月25日在2026国际电路与系统研讨会首次提出该定律仅过去39天。次详

韬定律的开逻核心主张是以“时间缩微”取代传统的“几何缩微”，将其作为半导体技术演进的辑折新指导原则。传统芯片性能提升主要依赖晶体管尺寸的叠工缩小，而韬定律通过逻辑折叠（将芯片电路从单层平面改为纵向多层堆叠）等技术，艺参压缩信号在芯片各层级间的更新传播时间，从而实现性能跃升。韬定华为在过去六年中基于此路径设计并量产了381款芯片，律论广泛应用于手机、文首AI、次详汽车及工业领域。开逻

相较于仅阐述理论框架的V1版本，最新发布的V2版本补充了三大关键内容：麒麟2026芯片与上一代产品的等性能实测数据、逻辑折叠的关键工艺参数，以及未来四代麒麟处理器和昇腾AI芯片的具体性能目标。

芯片说ICTIME首席分析师林美炳指出，韬定律是对当前半导体技术演进的重新阐释。即便没有外部制裁，华为也会选择这一方向，“韬定律可以说是被更快逼出来的新思路”。

麒麟2027已完成流片，架构优势显著

在V2版本论文中，何庭波首次公开了麒麟2026与上一代麒麟9030 Pro在等性能条件下的实测对比数据。

两款芯片均采用同一制程节点，其中9030 Pro使用传统平面架构，而麒麟2026采用逻辑折叠架构。所谓“等性能对比”，是指通过主动降低麒麟2026的工作电压，使其在更低功耗下达到与9030 Pro相同的运行性能，以此量化逻辑折叠带来的效率提升。

在25摄氏度环境下，实测数据显示：
* 工作电压：从9030 Pro的1.1V降至0.9V；
* 功耗：下降41%；
* 芯片面积：缩小37.5%；
* 功率密度：下降5.6%。

何庭波强调，这些性能差异源于架构革新，并未依赖新的光刻工艺。她指出，麒麟2026是首款完整的“韬芯片”，相比2025年版本有“跳跃性”提升。然而，当前方案仍属保守：混合键合间距（两片晶圆纵向连接时的对齐触点距离）为1.5微米，且折叠技术仅应用于部分关键路径，未覆盖整颗芯片。这意味着现有数据尚未完全反映逻辑折叠的全部潜力。

关键工艺参数：齿比逼近1是核心目标

V2版本详细论证了逻辑折叠的工艺条件，重点引入了“齿比”（Gear Ratio）这一关键参数，即混合键合连接间距与芯片顶层金属线路间距的比值。

• 高齿比现状：连接点稀疏，设计优化颗粒度粗，仅能在功能模块层面决定电路层级分布。
• 优化目标：
• 当齿比降至3以下时，设计可在更小的电路单元层面进行跨层优化；
• 当齿比接近1时，上下晶圆连接密度与芯片内部线路密度持平，逻辑折叠的架构优势方能充分发挥。

何庭波设定了明确的工艺演进目标：将混合键合间距从当前的1.5微米缩小至1微米以下，并将套刻精度（上下两层晶圆对齐偏差）控制在0.5微米以内。

在3D堆叠技术路线上，华为明确选择晶圆对晶圆混合键合（Wafer-on-Wafer Hybrid Bonding），而非顺序三维集成（Sequential 3D Integration）。后者虽理论颗粒度更细，但下层器件易受高温影响导致性能退化，目前仍面临量产瓶颈。

产品路线图延伸至2031年，主频突破5GHz

论文首次披露了多代麒麟芯片的研发状态：
* 已完成流片：麒麟2026、麒麟2027；
* 流片前阶段：麒麟2028、麒麟2029。

四代产品均将采用逻辑折叠架构。回顾过去三年，麒麟系列采用传统平面架构，CPU主频从2023年Kirin 9000S的2.6GHz，逐步提升至2025年Kirin 9030 Pro的2.75GHz，三年累计增幅不足6%。

转向逻辑折叠后，性能提升显著：
* 麒麟2026：主频跃升至3.1GHz，单代涨幅超12%；
* 2030年目标：晶体管密度达292 MTr/mm²，主频4.3GHz；
* 2031年目标：晶体管密度突破400 MTr/mm²，主频5GHz。

何庭波指出，400 MTr/mm²的密度水平相当于1.4纳米制程的等效水平。她强调，韬定律并非放弃先进制程，而是在现有制程节点固定的前提下，通过系统性时间优化持续提升性能，未来5-10年该路径的“加速度”将持续优于传统路径。

AI系统三大技术协同：System-as-One-Chip

在AI系统层面，V2版本首次阐述了三项技术的协同机制，打破了V1版本中各自独立的描述：

1. Unified Bus（统一总线）：
2. 用单一协议替代传统AI集群中PCIe、NVLink、以太网等多种协议的转换。
3. 消除数据缓冲、序列化及握手确认环节，将跨节点通信延迟从数十微秒压缩至约100纳秒。

4. 华为内部将此类集群称为“System-as-One-Chip”（系统即芯片），意指机柜级通信表现接近单颗芯片。

5. Hi-ONE（近封装光互连引擎）：

6. 全称High-density Optical-interconnect-Node Engine。
7. 以光信号替代铜线，单模块带宽达8 Tb/s，传输距离从不足1米扩展至100米。

8. 针对AI芯片互连带宽已达数Tb/s量级、铜线在距离、功耗和布线体积上逼近极限的现状，光互连成为主要解决方案。

9. 3D Folding（3D折叠封装）：

10. 解决传统2.5D封装中的结构性矛盾：计算能力随面积平方增长，而内存带宽、互连和供电仅随边长线性增长。
11. 将资源从边缘移至芯片表面，使其随面积增长。
12. 昇腾AI芯片预计于2030年前后引入逻辑折叠，论文预测至2035年AI硬件集成度较2026年提升100倍以上。

封装与散热突破：领先台积电2-3年

兑现论文中的性能目标，华为需在封装和散热领域持续突破。

封装工艺：
目前逻辑折叠3D封装主要由国内企业完成。工艺包括磨除芯片衬底保留有源层和铜互连，在300-350摄氏度下进行铜对铜直接键合，不使用传统焊料凸点。这种方式寄生电阻更低、信号延迟更小。但每增加一层堆叠，光刻、薄膜沉积和化学机械抛光流程及设备材料用量接近翻倍。

散热挑战与方案：
堆叠导致单位体积功率密度大幅上升，传统被动散热仅能支撑约100瓦/平方厘米。若散热不足，芯片频率和功耗将被压制。

华为目前的解决方案：
* 在封装上下层覆盖CVD金刚石散热层；
* 中间开设微米级液冷通道，注入氟化液；
* 液冷在层间纵向流动，至顶层金刚石后转为横向流动，通过更大接触面积散热。
* 该方案可支撑约300瓦/平方厘米的功率密度，约为传统方案的三倍。

华南某大型券商半导体分析师指出，台积电虽也在研发金刚石加液冷方案，但量产预计延至2028-2029年。华为在散热和折叠封装设计上领先约2-3年。不过，台积电在CoWoS产能及产业生态上仍占全球八成以上份额，一旦其完成追赶，竞争格局可能生变。

EDA仍是最大瓶颈，实际进度或提前

林美炳认为，韬定律不会改变其他厂商的技术路线，台积电和英特尔也在探索3D堆叠。但他指出，何庭波给出的2031年目标可能偏保守。华为自2021年投入逻辑折叠，六年间流片试验远超381款，大量芯片在验证中淘汰。

国内产业链（代工、封装、材料、测试）已全面跟进，实际进度可能提前1-2年。目前最大的制约因素是EDA（电子设计自动化）。

• 技术难点：逻辑折叠要求EDA工具将多层堆叠晶圆视为整体，在最小电路单元层级进行跨层分配。
• 差距：国产EDA与海外差距约5-10年。
• 华为进展：何庭波在论文中将EDA列为首位未解决挑战，并表示已开发初步内部工具，方法论细节将在后续公开。

林美炳总结道，韬定律的可行性已获大量产品验证。未来的核心关注点在于：在韬定律路径下，华为芯片性能能否弥补国内晶圆代工的不足，甚至超越台积电、三星的代工水平。

相关文章