安路科技DR1 × 地芯科技GC080X，定义射频新可能

发布时间：2026-07-18 04:33:28 来源：安智兰德资讯网 作者：探索

软件无线电（Software Defined Radio,安路 SDR）秉持“硬件通用化、功能软件化”的科技核心理念，将传统无线电中依赖专用电路完成的×地定义调制解调、滤波及变频等复杂功能，芯科新迁移至可编程器件与处理器中。射频这一变革使得单一硬件平台能够通过软件重配置，安路灵活适配多种通信制式与频段，科技已成为无线通信、×地定义频谱监测、芯科新卫星通信及测试测量等领域实现技术快速迭代的射频关键基础设施。

安路科技联合地芯科技，安路基于飞龙SALDRAGON® FPSoC® 系列与地芯风行系列GC080X宽带射频收发芯片，科技创新推出“DR1 FPSoC® + GC080X”模块化组合方案。×地定义该方案构建了一套高度灵活、芯科新可重构的射频软件无线电平台，提供完整且高性能的收发链路，为全球客户打造易于二次开发、快速验证且灵活可编程的无线电开发底座。

方案概述：软硬协同，模块化构建SDR平台

核心组件解析

• DR1 FPSoC® 系列：集成高性能硬核处理器（双核1GHz ARM Cortex-A35或单核64位RISC-V）、DDR内存控制器、丰富外设接口（ETH/QSPI/USB2.0/MMC/CANFD/SPI等）、FPGA可编程逻辑单元以及NPU/JPU硬件加速引擎。通过内部高带宽总线互联，DR1 FPSoC® 在单芯片上同时具备高性能通用处理能力与FPGA的灵活扩展性，其片上SoC的高集成度显著提升了系统可靠性。
• GC080X 宽带射频收发芯片：支持2收2发（2R2T）架构，带宽达100MHz，频率覆盖30MHz~6GHz。支持FDD/TDD双工模式及可调采样率，集成完整射频收发链路、高速AD/DA、数字HB滤波器、FIR滤波器以及LVDS/CMOS数字接口。

系统架构与数据流

本方案以DR1 FPSoC®为核心，搭配GC080X，构建端到端的软件无线电收发链路：
1. 射频层：GC080X负责射频信号的收发与模数/数模转换。
2. 互联层：通过LVDS高速接口与DR1的FPGA侧进行数据交互。
3. 基带层：FPGA侧负责IQ数据的解帧、组帧、跨时钟域缓冲及DMA搬运。
4. 应用层：处理器侧完成参数配置、数据处理与业务调度，实现“射频—基带—应用”的全链路贯通。

图1 DR1 FPSoC + GC080X软件无线电平台系统框图

技术实现：高速可靠的双向数据通路

方案在FPGA侧构建了完整的双向高速数据通路，并通过精密的跨时钟域设计确保数据完整性。

1. 接收方向（GC080X → FPGA → DDR）

• 信号采集：GC080X接收的信号经LVDS接口送入FPGA。
• 数据处理：由IDDR进行采样，经过帧解析与IQ提取后，完成50-bit打包。
• 跨域传输：数据经异步FIFO跨越至系统时钟域，随后进行64-bit装包。
• 存储写入：通过Slave AXI4 HP高速DMA将数据写入DDR，供处理器读取处理。

2. 发送方向（DDR → FPGA → GC080X）

• 数据读取：处理器在DDR中预置基带IQ波形，FPGA侧通过Slave AXI4 HP DMA读取数据。
• 缓冲与组帧：经过数据源选择与三路异步FIFO缓冲，由LVDS Mode4进行组帧。
• 信号发射：经ODDR序列化后发送至GC080X，完成射频发射。

3. 跨时钟域设计保障

• 时钟隔离：基带BBP时钟域（FDD 122.88 MHz / TDD 61.44 MHz）与系统时钟域（250 MHz）之间通过异步FIFO进行安全隔离。
• 同步机制：控制信号经专用CDC同步器处理，从根本上消除亚稳态隐患，确保数据传输的稳定性。

本方案中，DR1 FPSoC® 与 GC080X 通过 LVDS 高速接口互联，构建「射频 — 基带 — 应用」端到端完整收发链路：

图2 DR1 与GC080X 收发链路数据通路示意图

三大核心亮点

1. 软件定义射频，灵活适配

GC080X支持FDD 2R2T与TDD 2R2T工作模式，载波频率、带宽及增益均可由处理器软件实时配置。配合FPGA侧的LVDS组帧/解帧逻辑与动态IDELAY采样校准技术，用户无需改动硬件PCB，即可通过软件完成收发链路的重配置与端口收发方向交换，灵活适配多种无线制式与频段需求。

2. 灵活可编程，易于扩展

DR1 FPSoC® 充分利用FPGA侧资源的可编程特性，支持拓展各类外设接口与自定义信号处理逻辑。“处理器+FPGA”异构融合架构极大降低了编程门槛，方便客户进行二次软件功能开发，快速构建满足特定需求的SDR应用。

3. FPSoC片上高集成，可靠自检

DR1 FPSoC® 在单芯片上高度集成处理器、JPU、NPU、DDR控制器、丰富外设与FPGA逻辑，基带处理与控制逻辑均可在片上闭环完成。方案内置PRBS伪随机序列发生与校验机制，支持对LVDS链路质量进行在线自检；同时支持ChipWatcher片上抓点功能，全方位保障数据通路的完整性与系统可靠性。

安路科技始终致力于高性能FPGA及FPSoC芯片的自主创新，以“芯”赋能千行百业，期待与全球伙伴共创智能未来。如需获取方案详情或技术支持，欢迎随时联系我们：mkt@anlogic.com

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