史上最大翻车事故！英伟达最强AI芯片竟被台积电一块基板毁了

发布时间：2026-07-17 06:25:25 来源：安智兰德资讯网 作者：百科

快科技7月1日讯—— 半导体行业权威分析机构 SemiAnalysis 近日在 X 平台发布重磅消息，史上事故指出英伟达（NVIDIA）在 GTC 2026 大会发布约三个月后，翻车已正式取消原定推出的英伟原版“四芯片” Rubin Ultra 设计方案。

这一决策标志着英伟达在下一代 AI 芯片研发中遭遇了严重的达最技术瓶颈，原本计划于 2027 年问世的片竟旗舰产品将发生根本性架构变更。

核心变故：从四芯到双芯的被台板毁妥协

根据 SemiAnalysis 披露的细节，原版 Rubin Ultra 方案旨在通过先进封装技术，积电将四颗计算芯粒（Compute Dies）与 16 组 HBM4E 高带宽内存集成于单一封装内，块基实现单封装高达 1TB的史上事故惊人内存容量。

然而，翻车新版 Rubin Ultra 将彻底转向双芯片设计。英伟这一转变并非出于性能优化，达最而是片竟被迫应对制造层面的严峻挑战。

技术根源：CoWoS-L 封装与基板翘曲危机

取消四芯片方案的被台板毁核心原因直指先进封装技术中的物理极限。

英伟达与台积电（TSMC）原计划采用 CoWoS-L封装技术，积电试图将四颗接近光罩尺寸上限的大芯片集成在同一封装内。但在实际测试中，这种“4芯片 2+2”的排列配置导致了严重的基板翘曲（Substrate Warpage）问题：

1. 物理变形：封装基板向多个方向发生弯曲。
2. 接触失效：基板变形导致计算芯片无法与底层基板保持完全、稳定的物理接触。
3. 信号中断：物理连接的不可靠性直接导致信号传输失效，芯片无法正常工作。

替代方案难解燃眉之急

面对 CoWoS-L 的困境，台积电曾探索 CoPoS（Panel-level Packaging，面板级封装）作为潜在的替代解决方案。然而，该技术目前仍处于早期阶段，量产时间最早也要推迟至 2028 年底。

这一时间表远远落后于 Rubin Ultra 原定的 2027 年发布节点，使得 CoPoS 无法成为当下的救命稻草。在制造执行层面无法克服障碍的情况下，英伟达最终做出了放弃四芯方案、转向双芯设计的决定。

性能影响评估：规模减半，性能存疑

随着方案从四芯缩减为双芯，单个封装内的 HBM 模块数量从 16 组直接砍半至 8 组。

SemiAnalysis 对此进行了初步评估：
* 物理尺寸：新版双芯片 Rubin Ultra 的封装规模约为原版的一半。
* 性能预测：基于计算单元与内存接口等比例缩减的假设，其实际性能预计也将减半。

重要提示：该机构强调，上述“性能减半”仅为基于硬件规格缩减的理论估算，并非英伟达官方确认的最终性能数据。英伟达仍有可能通过底层架构优化、软件算法调整等手段，在双芯片方案中挖掘出比预期更多的性能潜力。

截至目前，英伟达官方尚未对此消息作出正式回应。

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