华为更新韬定律论文！

发布时间：2026-07-18 06:03:56 来源：安智兰德资讯网 作者：探索

克雷西 | 发自凹非寺 | 量子位 | 公众号 QbitAI

华为备受关注的更新《韬定律》（Tao's Law）论文已完成重大更新。

新版论文在原有理论框架基础上，韬定大幅补充了工程实现细节、律论实测对比数据以及产品规划路径。更新

摘要中原本笼统的韬定「性能提升41%」表述，现已被替换为与行业基准线（Baseline）直接对照的律论实验数据表，电压、更新频率、韬定功耗及面积等关键指标并列呈现，律论优劣对比一目了然。更新

此前一笔带过的韬定技术选型逻辑，此次被拆解剖析：明确阐述了为何放弃精度更高但工程难度极大的律论路线，转而采用当前更成熟的更新技术路径。

此外，韬定长期被忽视的律论散热工程难题，也在本次更新中首次被公开讨论。

从摩尔定律到 τ Scaling（时间缩放）

回顾《韬定律》的核心观点：它是摩尔定律在时间维度上的演进。

摩尔定律的核心在于晶体管尺寸的缩小，即集成密度每两年翻一番。然而，随着制程工艺逼近物理极限，单纯依靠缩小尺寸来提升性能的路径已趋于饱和。

《韬定律》引入了新的衡量尺度——时间常数 τ（Tau）。不再比拼晶体管尺寸，而是比拼系统对输入变化的响应速度，即 τ 值越短，性能越强。

τ 是一个工程概念，指系统从触发到达到稳定状态所需的特征时间，在电路中通常表现为电压或电流从跳变到稳定的时长。

论文将 τ 分解为四个层级叠加而成，跨度涵盖十二个数量级，从皮秒级（晶体管层）延伸至秒级（系统层）：

1. 晶体管层：开关速度
2. 电路层：信号路径长度
3. 芯片层：请求响应速度
4. 系统层：整体协同效率

缩短 τ 的路径包括：提升晶体管开关速度、优化电路走线减少迂回、加快芯片请求响应等。核心逻辑是：谁能将 τ 压得更短，谁就能赢得竞争。

论文提供了两个已量产验证的案例：

案例一：手机芯片（SoC）—— LogicFolding

手机端场景特点是算力高度集中于一颗 SoC，缺乏多机并行的冗余能力。

华为提出的解决方案名为 LogicFolding。

官方定义：将数字、模拟及存储电路划分至垂直堆叠的有源层，并通过超精细键合技术进行互联。

工程实质：将原本平面分布的电路转化为立体堆叠结构。

• 优势：走线缩短，寄生电阻和电容显著降低。
• 结果：在相同制程节点下，芯片运行频率更高、功耗更低。

实测数据：
新一代手机芯片与上一代同工艺芯片对比，晶体管密度在单代迭代中从 155提升至 238百万颗/平方毫米。这一提升幅度，在传统制程演进中通常需要三年时间才能达成。

案例二：AI数据中心 —— 突破互联瓶颈

AI集群场景与手机相反，算力由成千上万颗芯片协同完成。此时，瓶颈从单芯片算力转移至芯片间及机柜间的数据传输时间。

论文测算显示：
* 大型AI集群超过 80%的能耗用于数据搬运。
* 超过 70%的成本用于数据存储。

为压缩传输时间，论文提出“三件套”解决方案：

1. Unified Bus（统一总线）

• 定位：具备内存语义、点对点通信及硬件管理一致性的统一互联协议。
• 原理：简化层层转换的通信栈，构建直连高速通道。
• 效果：跨节点访问延迟从几十微秒压缩至约 100纳秒。

2. Hi-ONE（高密度光互联节点引擎）

• 指标：单模块带宽达 8Tb/s。
• 痛点：传统电互联在多Tb/s级别时，传输距离骤减，线缆过粗导致机柜空间、散热及供电不足。
• 方案：以光信号替代电信号。
• 传输距离从约100厘米压缩至 5厘米（模块内）。
• 支持连接距离从不足1米扩展至 100米。
• 设计取舍：摒弃高精度但高功耗的DSP方案，采用轻量级的模拟均衡驱动和跨阻放大器。
• 代价：协议需容忍稍高的误码率。
• 收益：综合功耗与成本节省远超误码率带来的损失。

3. 3D Folding（三维折叠）

• 解决“N²对N”困境：
• 芯片边长为 N，算力随面积呈 平方级（N²）增长。
• 内存带宽、互联及供电接口位于芯片边缘，容量随周长呈 线性（N）增长。
• 矛盾：芯片越大，算力增长越快，边缘带宽越跟不上。
• 解法：将原本局限于芯片边缘的存储、供电及光模块，迁移至芯片表面（垂直方向）。
• 效果：通过立体扩展解决边缘带宽瓶颈，匹配算力的高速增长。

第二版论文的核心变化：细节与真相

相比第一版，新版论文在实质内容上进行了深度细化：

1. 数据拆解：澄清“性能提升41%”

原摘要中“性能提升41%”的表述较为模糊，新版将其拆分为两个独立的测试维度：

• 频率提升 13%：
• 条件：电压保持不变。
• 来源：实打实的架构与工艺性能进步。
• 功耗降低 41%：
• 条件：同等性能对比法。
• 方法：降低新一代芯片电压，直至其性能与上一代持平，此时测量功耗差异。
• 结果：功耗降至老芯片的 0.59倍，芯片面积降至 0.625倍。

这种拆分使得读者能够清晰判断数据背后的真实含义，而非被单一数字误导。

2. 技术选型：为何放弃“顺序式3D集成”？

LogicFolding 的效果取决于一个关键参数——齿比（键合层间距与顶层金属布线间距之比，单位微米）。

• 齿比越低越好：
• 高齿比（稀疏）：设计空间为离散优化，需按功能模块整块划分，依赖人工边界切割。
• 低齿比（密集）：设计空间转为连续优化，可按逻辑单元等细粒度重新分配电路，实现全局最优。

路线选择对比：

新版论文明确指出，华为最终选择了晶圆到晶圆混合键合，因为其在良率上更具可行性。

3. 直面散热难题

随着电路立体堆叠，热量堆积成为新挑战。中间层的散热路径比平面布局长得多，导致散热效率下降。

新版提出的缓解方案：热感知分区与布局（Thermal-Aware Partitioning & Placement）

• 策略：在电路划分前，预先计算各模块的功耗热图。
• 执行：
• 避免高功耗模块垂直堆叠。
• 在垂直方向上错开高功耗子系统，分散热源。
• 局限性：目前仅能缓解，无法根治散热问题。新版论文的价值在于首次将这一工程痛点公开摆上台面。

结语

尽管增加了大量工程细节，论文的核心判断依然未变：

过去五十年，行业进步依赖于晶体管尺寸的缩小；
未来十年，行业进步将依赖于响应时间（τ）的压缩。

论文地址：
https://chinaxiv.org/abs/202605.00224

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